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A.兩個(gè)穩(wěn)定狀態(tài)
B.一個(gè)穩(wěn)定狀態(tài)，一個(gè)暫穩(wěn)態(tài)
C.兩個(gè)暫穩(wěn)態(tài)
D.記憶二進(jìn)制數(shù)的功能
圖示ROM陣列邏輯圖，當(dāng)?shù)刂窞锳1A0=10時(shí)，該字單元的內(nèi)容為（）
A.1l10
B.0111
C.1010
D.0100
圖示觸發(fā)器電路的特征方程Qn+1=（）
A.TQn+TQn
B.TQ+TQn
C.Q
D.T
A.全加器
B.存儲(chǔ)電路
C.譯碼器
D.選擇器
A.
B.
C.
D.
最新試題
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡(jiǎn)表達(dá)式為（）。
已知有二輸入邏輯門(mén)，只有當(dāng)輸X和Y都為1時(shí)，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
使用74HC138實(shí)現(xiàn)邏輯函數(shù)正確的是（）。
輸出端不能直接線(xiàn)與的門(mén)電路有（）。
邏輯函之間滿(mǎn)足（）關(guān)系。
?當(dāng)共陰極7段數(shù)碼管顯示2的時(shí)候，輸出應(yīng)該為（）。
為實(shí)現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T(mén)觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
?利用開(kāi)關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。
?如圖電路，描述正確的是（）。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。