A.PROM的與陣列固定，不可編程
B.PROM與陣列、或陣列均不可編程
C.PAL與陣列、或陣列均可編程
D.PAL的與陣列可編程
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A.觸發(fā)器
B.晶體管
C.MOS管
D.電容
A.組合邏輯電路
B.時序邏輯電路
C.存儲器
D.數(shù)模轉(zhuǎn)換器
A.與陣列
B.或陣列
C.輸入緩沖電路
D.輸出電路
A.便于仿真測試
B.集成密度高
C.可硬件加密
D.可改寫
A.OLMC
B.固定的
C.只可一次編程
D.可重復編程
最新試題
已知有二輸入邏輯門，只有當輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
使用74HC138實現(xiàn)邏輯函數(shù)正確的是（）。
?十進制數(shù)178.5對應的余3碼是（）。
?下圖邏輯單元實現(xiàn)的功能為（）。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當于（）個內(nèi)部標準門級聯(lián)的延遲時間。
如圖電路實現(xiàn)的邏輯函數(shù)是（）。
邏輯函之間滿足（）關(guān)系。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設計（圖中反相器上面標注了相應的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
如圖，是151的電路設計，其中輸入端的使用了6個反相器，而實現(xiàn)邏輯功能應該可以省掉三個，為什么這么設計（）。