A.用于描述所設(shè)計系統(tǒng)的外部接口信號
B.用于描述所設(shè)計系統(tǒng)的內(nèi)部接口信號
C.用于描述所設(shè)計系統(tǒng)的內(nèi)部和外部接口信號
D.用于描述所設(shè)計系統(tǒng)的外部輸入信號
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下述根據(jù)VHDL進行的I/O名稱定義中，哪個是正確的（）
A.A
B.B
C.C
D.D
A.a.pof
B.a.sof
C.a.jed
D.a.rpt
A.a.gdf
B.a.vhd
C.a.wdf
D.a.sch
A.功能仿真
B.時序仿真
C.定時仿真
D.PCB板仿真
A.邏輯陣列快
B.宏單元
C.快速通道互連
D.I/O控制塊
最新試題
CC4000系列的CMOS門電路不能直接接（）系列的門電路。
為實現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當于（）個內(nèi)部標準門級聯(lián)的延遲時間。
?如圖所示電路論述正確的是（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
要使CMOS門輸入高電平，不能使用的方法為（）。
?當共陰極7段數(shù)碼管顯示2的時候，輸出應(yīng)該為（）。
若n個變量的同或運算和異或運算結(jié)果相同，則n為奇數(shù)（）
對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。
已知有二輸入邏輯門，只有當輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。