單項選擇題設計一個四位二進制碼的奇偶位發(fā)生器（假定采用偶檢驗碼），需要（）個異或門。
A.2
B.3
C.4
D.5
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1.單項選擇題要使JK觸發(fā)器在時鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應為（）。
A.JK=00
B.JK=01
C.JK=10
D.JK=11
2.單項選擇題實現(xiàn)兩個四位二進制數(shù)相乘的組合電路，應有（）個輸出函數(shù)。
A.8
B.9
C.10
D.11
3.單項選擇題
將D觸發(fā)器改造成T觸發(fā)器，圖所示電路中的虛線框內應是（）。
A.或非門
B.與非門
C.異或門
D.同或門
4.單項選擇題下列四種類型的邏輯門中，可以用（）實現(xiàn)三種基本運算。
A.與門
B.或門
C.非門
D.與非門
5.單項選擇題
根據(jù)反演規(guī)則，
的反函數(shù)為（）。
A.
B.
C.
D.
最新試題
電平異步時序邏輯電路工作的基本條件有（）。
題型：多項選擇題
已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡后電路需要的觸發(fā)器應為（）個。
題型：單項選擇題
輸出端與輸出端可以直接連接，實現(xiàn)“線與”的門電路有（）。
題型：單項選擇題
現(xiàn)場可編程門陣列FPGA的設計流程中，下列屬于規(guī)劃設計階段的工作有（）。
題型：多項選擇題
通常，使用參數(shù)（）來衡量D/A轉換器的轉換速度。
題型：單項選擇題
下圖所示CMOS電路實現(xiàn)的邏輯是（）。
題型：單項選擇題
如下圖所示的原始狀態(tài)表，其中的等效對有（）。
題型：多項選擇題
下圖所示組合邏輯電路，輸入ABCD為8421碼，則電路的輸出WXYZ是（）。
題型：單項選擇題
實現(xiàn)模（215）10的加法計數(shù)需要（）片74193。
題型：單項選擇題
下圖所示組合邏輯電路，其功能是（）。
題型：單項選擇題