A.n
B.2n
C.2n-1
D.2n-2n
您可能感興趣的試卷
你可能感興趣的試題
A.3
B.4
C.5
D.10
電路如下圖所示，經(jīng)CP脈沖作用后，欲使Qn+1=Q，則A，B輸入應(yīng)為（）。
A.A=0，B=0
B.A=1，B=1
C.A=0，B=1
D.A=1，B=0
A.觸發(fā)器
B.門電路
C.計(jì)數(shù)器
D.寄存器
A.PROM
B.PAL
C.PLA
D.GAL
A.R-S型
B.J-K型
C.主從型
D.同步型
最新試題
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
?當(dāng)共陰極7段數(shù)碼管顯示2的時(shí)候，輸出應(yīng)該為（）。
TTL門電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。
若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。
要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出，則輸入信號(hào)應(yīng)為（）。
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
如圖所示，則F=（）。
要使CMOS門輸入高電平，不能使用的方法為（）。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡(jiǎn)表達(dá)式為（）。