問(wèn)答題在VHDL中有幾種數(shù)據(jù)對(duì)象?分別是什么?
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2.問(wèn)答題試說(shuō)明條件信號(hào)賦值語(yǔ)句與IF語(yǔ)句的異同。
3.問(wèn)答題函數(shù)和過(guò)程的作用是什么?有什么區(qū)別?
5.問(wèn)答題
給出邏輯圖的邏輯函數(shù)表達(dá)式,并列出真值表。
最新試題
?利用開(kāi)關(guān)代數(shù)的公理或定理,判斷與(x+y’)’等價(jià)的邏輯關(guān)系為()。
題型:?jiǎn)雾?xiàng)選擇題
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1,是因?yàn)樵趯?shí)際電路中,這種輸入組合根本不可能會(huì)讓其發(fā)生。
題型:判斷題
要使TTL與非門變成反相器,多余的輸入端不能采用的方法為()。
題型:?jiǎn)雾?xiàng)選擇題
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加,有溢出的是()。
題型:多項(xiàng)選擇題
關(guān)于集成塊的輸出單元,下列說(shuō)法中正確的是()。
題型:多項(xiàng)選擇題
?如圖電路,描述正確的是()。
題型:?jiǎn)雾?xiàng)選擇題
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是()。
題型:?jiǎn)雾?xiàng)選擇題
已知有二輸入邏輯門,只有當(dāng)輸X和Y都為1時(shí),輸出F才為1,則X,Y與F的邏輯關(guān)系為()。
題型:?jiǎn)雾?xiàng)選擇題
對(duì)于D觸發(fā)器,如果時(shí)鐘頻率為10MHz,輸出信號(hào)Q的頻率可能是()MHz。
題型:多項(xiàng)選擇題
?若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,對(duì)于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))相當(dāng)于()個(gè)內(nèi)部標(biāo)準(zhǔn)門級(jí)聯(lián)的延遲時(shí)間。
題型:?jiǎn)雾?xiàng)選擇題