問(wèn)答題

以下代碼描述了4位到2位的解碼器模塊DEC（具體見(jiàn)以下注釋）。請(qǐng)使用VerilogHDL描述語(yǔ)言寫(xiě)出能滿足下列條件的測(cè)試平臺(tái)模塊testbench：
1.DEC作為testbench的子模塊，所有輸入信號(hào)都由testbench生成并供給；
2.輸入信號(hào)din必須隨機(jī)生成；
3.必須在testbench內(nèi)部自動(dòng)判定DEC輸出信號(hào)dout正確與非；
4.能夠?qū)⒉ㄐ伪４嬷廖募?br />


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1.多項(xiàng)選擇題以下為封裝外型的為：（）。

A.DIP
B.QFP
C.BGA
D.CSP

2.多項(xiàng)選擇題以下屬于光刻工藝的為：（）。

A.光刻膠涂覆
B.曝光
C.顯影
D.腐蝕

3.多項(xiàng)選擇題在以下關(guān)于布局布線的描述中，哪些是正確的（）。

A.布線分全局布線與詳細(xì)布線兩個(gè)階段，決定布線途徑
B.當(dāng)某個(gè)布線變?yōu)椴豢赡軙r(shí)，確定并拆除成為其障礙物的布線群，進(jìn)行重新布線，使其不再成為其它布線的障礙
C.基于階層的布局設(shè)計(jì)包括自頂向下的布圖規(guī)劃和自下向上的模塊布局
D.自頂向下的布圖規(guī)劃包括對(duì)階層模塊進(jìn)行面積預(yù)估、確定aspect比、放置模塊及模塊間時(shí)間制約的分割

4.多項(xiàng)選擇題在以下關(guān)于布局布線算法的描述中，哪些是正確的（）。

A.是一種高速計(jì)算近似值的算法
B.是在實(shí)際可行的時(shí)間內(nèi)計(jì)算布局布線最優(yōu)解的算法
C.是求局部最優(yōu)解的算法
D.為了讓近似值接近最優(yōu)解，有必要改變執(zhí)行條件（初解、控制參數(shù)）多次進(jìn)行重新計(jì)算

5.多項(xiàng)選擇題以下屬于版圖設(shè)計(jì)的驗(yàn)證科目有：（）。

A.DRC
B.LVS
C.時(shí)序驗(yàn)證
D.信號(hào)完全性