A.1個(gè)
B.2個(gè)
C.3個(gè)
D.4個(gè)
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A.0，0
B.0，1
C.1，0
D.1，1
A.0
B.1
C.Q
A.TTL集電級(jí)開路門（OC門）
B.TTL三態(tài)輸出門
C.具有推拉式輸出的TTL
D.CMOS三態(tài)輸出門
A.1，l
B.1，0
C.0，1
D.0，0
A.X+XY＝X
B.（X+Y）（Y+Z）＝X+YZ
C.X（X+Y）＝X
最新試題
邏輯函數(shù)F（A，B，C，D）=∑m（2，7，8，12，13，14，15）的卡諾圖，下面畫法正確的是（）。
?已知某異步時(shí)序電路的流程表如下表所示，其中x1和x2為電路輸入端。分析流程表，電路中有（）條反饋回路，當(dāng)（）時(shí)會(huì)發(fā)生臨界競(jìng)爭(zhēng)。
下圖所示組合邏輯電路，輸入ABCD為8421碼，則電路的輸出WXYZ是（）。
反映TTL與非門輸入高電平時(shí)抗干擾能力的外部特性參數(shù)是（）。
為了實(shí)現(xiàn)計(jì)數(shù)功能，集成寄存器74194的控制端S0S1可以是（）。
現(xiàn)場(chǎng)可編程門陣列FPGA的設(shè)計(jì)流程中，下列屬于規(guī)劃設(shè)計(jì)階段的工作有（）。
?具有3個(gè)選擇控制端的數(shù)據(jù)選擇器能對(duì)（）個(gè)輸入數(shù)據(jù)進(jìn)行選擇，對(duì)應(yīng)選擇輸入端的任何一種取值，可選中（）個(gè)輸入數(shù)據(jù)輸出。?
用PROM設(shè)計(jì)一個(gè)2位二進(jìn)制平方器，實(shí)現(xiàn)該平方器需要的容量至少為（）。
假定某個(gè)電路如圖示，指示燈F和開關(guān)A、B、C的邏輯關(guān)系表達(dá)式為（）。
一個(gè)Moore型同步可重疊的“1011”序列檢測(cè)器的狀態(tài)圖是（）。