A.該節(jié)點(diǎn)連接的器件數(shù)量
B.該節(jié)點(diǎn)連接的輸入電容數(shù)量
C.該節(jié)點(diǎn)所具有的電平狀態(tài)
D.該節(jié)點(diǎn)所獲得的驅(qū)動能力
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A.信號傳遞延遲主要由路徑上的電容影響
B.信號傳遞延遲主要由電荷的移動速度影響
C.信號傳遞過程需要為相應(yīng)路徑上電容進(jìn)行充放電，需要花費(fèi)時(shí)間
D.信號傳遞過程電荷需要通過較長連接線，需要花費(fèi)時(shí)間
假設(shè)最小晶體管柵極導(dǎo)致的時(shí)間延遲為1，下列電路中從a到y(tǒng)的信號傳遞延遲為（）。
A.4
B.6
C.9
D.13
A.高電平輸出電阻與低電平輸出電阻相同
B.輸出高電平容限與輸出低電平容限相同
C.高電平輸出電流與低電平輸出電流相同
D.高電平驅(qū)動能力與低電平驅(qū)動能力相同
A.SSI設(shè)計(jì)
B.MSI設(shè)計(jì)
C.VLSI設(shè)計(jì)
D.基于FPGA的可編程設(shè)計(jì)
A.可能導(dǎo)致電路可靠性下降
B.可能導(dǎo)致數(shù)字系統(tǒng)的成本提高
C.可能導(dǎo)致電路抗干擾性提高
D.可能導(dǎo)致數(shù)字系統(tǒng)的運(yùn)算速度提高
最新試題
?如圖電路，描述正確的是（）。
如圖所示，則F=（）。
若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）
?兩個(gè)二進(jìn)制數(shù)的補(bǔ)碼相加，有溢出的是（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時(shí)間為2，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
約束項(xiàng)在函數(shù)化簡時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會讓其發(fā)生。
TTL門電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。