A.信號傳遞延遲主要由路徑上的電容影響
B.信號傳遞延遲主要由電荷的移動速度影響
C.信號傳遞過程需要為相應(yīng)路徑上電容進(jìn)行充放電,需要花費時間
D.信號傳遞過程電荷需要通過較長連接線,需要花費時間
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假設(shè)最小晶體管柵極導(dǎo)致的時間延遲為1,下列電路中從a到y(tǒng)的信號傳遞延遲為()。
A.4
B.6
C.9
D.13
A.高電平輸出電阻與低電平輸出電阻相同
B.輸出高電平容限與輸出低電平容限相同
C.高電平輸出電流與低電平輸出電流相同
D.高電平驅(qū)動能力與低電平驅(qū)動能力相同
A.SSI設(shè)計
B.MSI設(shè)計
C.VLSI設(shè)計
D.基于FPGA的可編程設(shè)計
A.可能導(dǎo)致電路可靠性下降
B.可能導(dǎo)致數(shù)字系統(tǒng)的成本提高
C.可能導(dǎo)致電路抗干擾性提高
D.可能導(dǎo)致數(shù)字系統(tǒng)的運算速度提高
A.對CMOS結(jié)構(gòu)的NAND3,若每個MOS器件的導(dǎo)通電阻完全相同,當(dāng)高電平容限與低電平容限相同時,高電平驅(qū)動能力與低電平驅(qū)動能力相同
B.對CMOS結(jié)構(gòu)的NAND3,若每個MOS器件的導(dǎo)通電阻完全相同,當(dāng)高電平容限與低電平容限相同時,高電平驅(qū)動能力是低電平驅(qū)動能力的3倍
C.對CMOS結(jié)構(gòu)的NAND3,若每個MOS器件的導(dǎo)通電阻完全相同,當(dāng)高電平容限與低電平容限相同時,低電平驅(qū)動能力是高電平驅(qū)動能力的3倍
D.對CMOS結(jié)構(gòu)的NOR3,若每個MOS器件的導(dǎo)通電阻完全相同,當(dāng)高電平容限與低電平容限相同時,高電平驅(qū)動能力是低電平驅(qū)動能力的3倍
最新試題
TTL門電路具有負(fù)載能力強、抗干擾能力強和轉(zhuǎn)換速度高等特點。
二進(jìn)制加法運算包含的輸入、輸出變量有()。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,對于下圖所示的輸出緩沖設(shè)計(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))相當(dāng)于()個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
?十進(jìn)制數(shù)178.5對應(yīng)的余3碼是()。
使用74HC138實現(xiàn)邏輯函數(shù)正確的是()。
約束項在函數(shù)化簡時可以當(dāng)作1,是因為在實際電路中,這種輸入組合根本不可能會讓其發(fā)生。
?利用開關(guān)代數(shù)的公理或定理,判斷與(x+y’)’等價的邏輯關(guān)系為()。
CC4000系列的CMOS門電路不能直接接()系列的門電路。
?數(shù)字設(shè)計的層次主要有()。
要使JK觸發(fā)器在時鐘脈沖作用下,實現(xiàn)輸出,則輸入信號應(yīng)為()。