A.主要為動(dòng)態(tài)功耗
B.與器件單元中的電容總量正比
C.與發(fā)生狀態(tài)變化的電容總量正比
D.與單位時(shí)間內(nèi)的狀態(tài)變化次數(shù)正比
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A.該節(jié)點(diǎn)連接的器件數(shù)量
B.該節(jié)點(diǎn)連接的輸入電容數(shù)量
C.該節(jié)點(diǎn)所具有的電平狀態(tài)
D.該節(jié)點(diǎn)所獲得的驅(qū)動(dòng)能力
A.信號(hào)傳遞延遲主要由路徑上的電容影響
B.信號(hào)傳遞延遲主要由電荷的移動(dòng)速度影響
C.信號(hào)傳遞過(guò)程需要為相應(yīng)路徑上電容進(jìn)行充放電，需要花費(fèi)時(shí)間
D.信號(hào)傳遞過(guò)程電荷需要通過(guò)較長(zhǎng)連接線，需要花費(fèi)時(shí)間
假設(shè)最小晶體管柵極導(dǎo)致的時(shí)間延遲為1，下列電路中從a到y(tǒng)的信號(hào)傳遞延遲為（）。
A.4
B.6
C.9
D.13
A.高電平輸出電阻與低電平輸出電阻相同
B.輸出高電平容限與輸出低電平容限相同
C.高電平輸出電流與低電平輸出電流相同
D.高電平驅(qū)動(dòng)能力與低電平驅(qū)動(dòng)能力相同
A.SSI設(shè)計(jì)
B.MSI設(shè)計(jì)
C.VLSI設(shè)計(jì)
D.基于FPGA的可編程設(shè)計(jì)
最新試題
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡(jiǎn)表達(dá)式為（）。
若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是（）。
?數(shù)字設(shè)計(jì)的層次主要有（）。
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會(huì)讓其發(fā)生。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X，最小反相器（1X）延遲時(shí)間為2，對(duì)于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
?構(gòu)成數(shù)字電路最基本的器件主要有（）。
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個(gè)反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個(gè)，為什么這么設(shè)計(jì)（）。
?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時(shí)候，當(dāng)輸入10時(shí)，輸出為（）。
?當(dāng)共陰極7段數(shù)碼管顯示2的時(shí)候，輸出應(yīng)該為（）。