下圖電路實現(xiàn)的邏輯運(yùn)算是（）。
A.y=（a+b）.（c+d）
B.y=（a.b+c.d）’
C.y=a.b+c.d
D.y=（（a+b）.（c+d））’
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下圖電路實現(xiàn)的邏輯運(yùn)算是（）。
A.y=a.（b+c）’
B.y=（a.（b+c））’
C.y=a+b.c’
D.y=（a+b.c）’
電路結(jié)構(gòu)如下圖所示，該電路實現(xiàn)的邏輯單元為（）。
A.AND2
B.NAND2
C.BUFFER
D.NOR2
電路結(jié)構(gòu)如下圖所示，該電路實現(xiàn)的邏輯單元為（）。
A.INV
B.NAND2
C.BUFFER
D.OR2
A.NAND2
B.AND2
C.INV
D.BUFFER
A.開關(guān)電路完全由受輸入狀態(tài)控制的開關(guān)構(gòu)成
B.輸入高電平使開關(guān)接通，低電平使開關(guān)斷開
C.輸出通過開關(guān)連接電源和接地，獲取高電平或低電平
D.不能將開關(guān)電路中所有開關(guān)都接通
最新試題
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
?如圖所示電路論述正確的是（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達(dá)式為（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
對于D觸發(fā)器，如果時鐘頻率為10MHz，輸出信號Q的頻率可能是（）MHz。
若n個變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）
?如圖電路，描述正確的是（）。