下圖所示CMOS電路實(shí)現(xiàn)的邏輯是（）。

現(xiàn)場(chǎng)可編程門陣列FPGA的設(shè)計(jì)流程中，下列屬于規(guī)劃設(shè)計(jì)階段的工作有（）。

在正常工作時(shí)，3-8線譯碼器74138的使能端的值為（）。

下圖所示組合邏輯電路，輸入ABCD為8421碼，則電路的輸出WXYZ是（）。

已知原始狀態(tài)圖如下圖所示，狀態(tài)化簡(jiǎn)后電路需要的觸發(fā)器應(yīng)為（）個(gè)。

設(shè)計(jì)一個(gè)判斷輸入8421碼表示的十進(jìn)制數(shù)是否大于5的組合邏輯電路，至少需要（）個(gè)邏輯門。

一個(gè)Moore型同步可重疊的“1011”序列檢測(cè)器的狀態(tài)圖是（）。

下面圖示的電路可以實(shí)現(xiàn)（）功能。

使用8路選擇器實(shí)現(xiàn)4變量邏輯函數(shù)F（A，B，C，D），使用ABC作為控制變量，數(shù)據(jù)輸入端D0-D7可能的值有（）。

設(shè)計(jì)一個(gè)Moore型同步可重疊的“1101”序列檢測(cè)器，至少需要（）個(gè)觸發(fā)器。