A.當(dāng)集成塊輸出驅(qū)動(dòng)CMOS數(shù)字電路時(shí),應(yīng)該選用小功率集成器件
B.當(dāng)集成塊輸出驅(qū)動(dòng)有源模擬電路時(shí),應(yīng)該選用小功率集成器件
C.當(dāng)集成塊輸出驅(qū)動(dòng)無源模擬電路時(shí),應(yīng)該選用較大功率集成器件
D.當(dāng)集成塊輸出驅(qū)動(dòng)發(fā)光顯示電路時(shí),應(yīng)該選用較大功率集成器件
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A.當(dāng)集成塊接收臨近單元的信號時(shí),通常采用具有施密特緩沖輸入的器件
B.當(dāng)集成塊接收臨近單元的信號時(shí),通常采用具有簡單緩沖輸入的器件
C.當(dāng)集成塊接收較遠(yuǎn)距離單元的信號時(shí),通常采用具有簡單緩沖輸入的器件
D.當(dāng)集成塊接收較遠(yuǎn)距離單元的信號時(shí),通常采用具有施密特緩沖輸入的器件
A.當(dāng)集成塊輸入模擬信號時(shí),主要應(yīng)該選擇高輸入電阻的集成塊
B.當(dāng)集成塊輸入模擬信號時(shí),主要應(yīng)該選擇具有抗干擾設(shè)計(jì)的集成塊
C.當(dāng)集成塊輸入數(shù)字信號時(shí),主要應(yīng)該選擇輸入電流低的集成塊
D.當(dāng)集成塊輸入數(shù)字信號時(shí),主要應(yīng)該選擇輸入電阻低的集成塊
A.數(shù)字集成塊輸出單元的時(shí)間延遲可能為內(nèi)部單元的數(shù)百倍
B.數(shù)字集成塊輸出單元的邏輯面積至少為內(nèi)部標(biāo)準(zhǔn)門面積的數(shù)百倍以上
C.在大驅(qū)動(dòng)輸出單元設(shè)計(jì)時(shí),通常采用逐漸增加緩沖驅(qū)動(dòng)設(shè)計(jì)以縮短延遲時(shí)間
D.數(shù)字集成塊的成本和延遲時(shí)間主要取決于輸出單元
A.數(shù)字集成塊輸出需要的驅(qū)動(dòng)能力遠(yuǎn)大于內(nèi)部單元的驅(qū)動(dòng)能力
B.數(shù)字集成塊的輸出單元通常為標(biāo)準(zhǔn)門單元
C.數(shù)字集成塊輸出直接輸出的器件一定是大驅(qū)動(dòng)反相器
D.數(shù)字集成電路中,大驅(qū)動(dòng)器件只有反相器
A.簡單緩沖輸入電阻較小
B.簡單緩沖輸入端不允許懸置
C.施密特緩沖能夠形成電壓滯回特性
D.施密特緩沖輸入電阻較小
最新試題
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有()。
約束項(xiàng)在函數(shù)化簡時(shí)可以當(dāng)作1,是因?yàn)樵趯?shí)際電路中,這種輸入組合根本不可能會讓其發(fā)生。
若集成塊內(nèi)部為驅(qū)動(dòng)單元提供的驅(qū)動(dòng)能力為1X,最小反相器(1X)延遲時(shí)間為2,對于下圖所示的輸出緩沖設(shè)計(jì)(圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動(dòng)能力),該輸出單元的延遲時(shí)間(從a到y(tǒng))最接近于()。
?下圖邏輯單元實(shí)現(xiàn)的功能為()。
?利用開關(guān)代數(shù)的公理或定理,判斷與(x+y’)’等價(jià)的邏輯關(guān)系為()。
?如圖所示電路論述正確的是()。
電路結(jié)構(gòu)如圖所示,該電路是()。
與模擬電路相比,數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在()。
如圖電路實(shí)現(xiàn)的邏輯函數(shù)是()。
?數(shù)字設(shè)計(jì)的層次主要有()。