A.可能導(dǎo)致電路可靠性下降
B.可能導(dǎo)致數(shù)字系統(tǒng)的成本提高
C.可能導(dǎo)致電路抗干擾性提高
D.可能導(dǎo)致數(shù)字系統(tǒng)的運算速度提高
您可能感興趣的試卷
你可能感興趣的試題
A.對CMOS結(jié)構(gòu)的NAND3,若每個MOS器件的導(dǎo)通電阻完全相同,當(dāng)高電平容限與低電平容限相同時,高電平驅(qū)動能力與低電平驅(qū)動能力相同
B.對CMOS結(jié)構(gòu)的NAND3,若每個MOS器件的導(dǎo)通電阻完全相同,當(dāng)高電平容限與低電平容限相同時,高電平驅(qū)動能力是低電平驅(qū)動能力的3倍
C.對CMOS結(jié)構(gòu)的NAND3,若每個MOS器件的導(dǎo)通電阻完全相同,當(dāng)高電平容限與低電平容限相同時,低電平驅(qū)動能力是高電平驅(qū)動能力的3倍
D.對CMOS結(jié)構(gòu)的NOR3,若每個MOS器件的導(dǎo)通電阻完全相同,當(dāng)高電平容限與低電平容限相同時,高電平驅(qū)動能力是低電平驅(qū)動能力的3倍
A.在同一芯片上制作大量晶體管就稱為集成電路
B.CMOS邏輯單元完全由晶體管在電路板上連接構(gòu)成
C.集成電路需要晶體管連接形成功能單元后再進行封裝
D.集成電路的對等性設(shè)計要求各邏輯單元的高電平驅(qū)動能力與低電平驅(qū)動能力相同
A.275
B.250
C.220
D.200
若CMOS單元的設(shè)計指標為:
輸入高電平最小值2.8V 輸入低電平最大值2.3V
輸出高電平最小值3.9V 輸出低電平最大值0.7V
則高電平噪聲容限為()。
A.0.5V
B.1.1V
C.1.6V
D.2.1V
A.y=(a+b.c)’
B.y=a+b+c
C.y=a+b+c’
D.y=a‘+b
最新試題
要使JK觸發(fā)器在時鐘脈沖作用下,實現(xiàn)輸出,則輸入信號應(yīng)為()。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X,最小反相器(1X)延遲時間為2,對于下圖所示的輸出緩沖設(shè)計(圖中反相器上面標注了相應(yīng)的驅(qū)動能力),該輸出單元的延遲時間(從a到y(tǒng))最接近于()。
與模擬電路相比,數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在()。
?構(gòu)成數(shù)字電路最基本的器件主要有()。
?BCD碼譯碼器如果不允許輸入大于9的數(shù)值的時候,當(dāng)輸入10時,輸出為()。
?如圖所示電路論述正確的是()。
若n個變量的同或運算和異或運算結(jié)果相同,則n為奇數(shù)()
?兩個二進制數(shù)的補碼相加,有溢出的是()。
?十進制數(shù)178.5對應(yīng)的余3碼是()。
?下圖邏輯單元實現(xiàn)的功能為()。