若CMOS單元的設(shè)計(jì)指標(biāo)為：
輸入高電平最小值2.8V 輸入低電平最大值2.3V
輸出高電平最小值3.9V 輸出低電平最大值0.7V
則高電平噪聲容限為（）。
A.0.5V
B.1.1V
C.1.6V
D.2.1V
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A.y=（a+b.c）’
B.y=a+b+c
C.y=a+b+c’
D.y=a‘+b
A.在CMOS結(jié)構(gòu)中，當(dāng)2個(gè)輸入控制的NMOS器件構(gòu)成串聯(lián)時(shí)，這2個(gè)變量控制的PMOS器件一定是并聯(lián)
B.在CMOS基本結(jié)構(gòu)中，每個(gè)輸入一定控制2個(gè)MOS器件
C.CMOS結(jié)構(gòu)形成的NAND4中，所有PMOS器件都形成串聯(lián)
D.連接有上拉電阻的開路門單元的可能輸出狀態(tài)為高阻態(tài)、低電平狀態(tài)和高電平狀態(tài)
下圖電路實(shí)現(xiàn)的邏輯運(yùn)算是（）。
A.y=（a+b）.（c+d）
B.y=（a.b+c.d）’
C.y=a.b+c.d
D.y=（（a+b）.（c+d））’
下圖電路實(shí)現(xiàn)的邏輯運(yùn)算是（）。
A.y=a.（b+c）’
B.y=（a.（b+c））’
C.y=a+b.c’
D.y=（a+b.c）’
電路結(jié)構(gòu)如下圖所示，該電路實(shí)現(xiàn)的邏輯單元為（）。
A.AND2
B.NAND2
C.BUFFER
D.NOR2
最新試題
要使CMOS門輸入高電平，不能使用的方法為（）。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時(shí)，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
?數(shù)字設(shè)計(jì)的層次主要有（）。
?十進(jìn)制數(shù)178.5對(duì)應(yīng)的余3碼是（）。
約束項(xiàng)在函數(shù)化簡(jiǎn)時(shí)可以當(dāng)作1，是因?yàn)樵趯?shí)際電路中，這種輸入組合根本不可能會(huì)讓其發(fā)生。
如圖所示，則F=（）。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡(jiǎn)表達(dá)式為（）。
?構(gòu)成數(shù)字電路最基本的器件主要有（）。
TTL門電路具有負(fù)載能力強(qiáng)、抗干擾能力強(qiáng)和轉(zhuǎn)換速度高等特點(diǎn)。
?十進(jìn)制數(shù)22.37對(duì)應(yīng)的二進(jìn)制數(shù)是（）。