A.y=（a+b.c）’
B.y=a+b+c
C.y=a+b+c’
D.y=a‘+b
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A.在CMOS結(jié)構(gòu)中，當(dāng)2個輸入控制的NMOS器件構(gòu)成串聯(lián)時，這2個變量控制的PMOS器件一定是并聯(lián)
B.在CMOS基本結(jié)構(gòu)中，每個輸入一定控制2個MOS器件
C.CMOS結(jié)構(gòu)形成的NAND4中，所有PMOS器件都形成串聯(lián)
D.連接有上拉電阻的開路門單元的可能輸出狀態(tài)為高阻態(tài)、低電平狀態(tài)和高電平狀態(tài)
下圖電路實現(xiàn)的邏輯運算是（）。
A.y=（a+b）.（c+d）
B.y=（a.b+c.d）’
C.y=a.b+c.d
D.y=（（a+b）.（c+d））’
下圖電路實現(xiàn)的邏輯運算是（）。
A.y=a.（b+c）’
B.y=（a.（b+c））’
C.y=a+b.c’
D.y=（a+b.c）’
電路結(jié)構(gòu)如下圖所示，該電路實現(xiàn)的邏輯單元為（）。
A.AND2
B.NAND2
C.BUFFER
D.NOR2
電路結(jié)構(gòu)如下圖所示，該電路實現(xiàn)的邏輯單元為（）。
A.INV
B.NAND2
C.BUFFER
D.OR2
最新試題
若n個變量的同或運算和異或運算結(jié)果相同，則n為奇數(shù)（）
?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價的邏輯關(guān)系為（）。
?兩個二進制數(shù)的補碼相加，有溢出的是（）。
?如圖所示電路論述正確的是（）。
為實現(xiàn)將D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器，下圖所示電路的虛框內(nèi)應(yīng)是（）。
關(guān)于集成塊的輸出單元，下列說法中正確的是（）。
二進制加法運算包含的輸入、輸出變量有（）。
TTL門電路具有負(fù)載能力強、抗干擾能力強和轉(zhuǎn)換速度高等特點。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時間為2，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）最接近于（）。
?十進制數(shù)178.5對應(yīng)的余3碼是（）。