A.全局布線區(qū)
B.通用邏輯塊
C.輸出布線區(qū)
D.輸入輸出單元
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A.可編程邏輯陣列
B.可編程陣列邏輯
C.通用陣列邏輯
D.只讀存儲器
A.與當(dāng)前輸入有關(guān)
B.與當(dāng)前狀態(tài)有關(guān)
C.與當(dāng)前輸入和狀態(tài)都有關(guān)
D.與當(dāng)前輸入和狀態(tài)都無關(guān)
JK觸發(fā)器在CP脈沖作用下，欲使Qn+1=Q，則輸入信號必定不為（）。
A.A
B.B
C.C
D.D
A.RS=X0
B.RS=0X
C.RS=X1
D.RS=1X
在四變量卡諾圖中有（）個(gè)小格是“1”
A.13
B.12
C.6
D.5
最新試題
若n個(gè)變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）
二進(jìn)制加法運(yùn)算包含的輸入、輸出變量有（）。
使用74HC138實(shí)現(xiàn)邏輯函數(shù)正確的是（）。
?十進(jìn)制數(shù)178.5對應(yīng)的余3碼是（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時(shí)間為2，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）相當(dāng)于（）個(gè)內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時(shí)間。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達(dá)式為（）。
若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，最小反相器（1X）延遲時(shí)間為2，對于下圖所示的輸出緩沖設(shè)計(jì)（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時(shí)間（從a到y(tǒng)）最接近于（）。
?利用開關(guān)代數(shù)的公理或定理，判斷與（x+y’）’等價(jià)的邏輯關(guān)系為（）。