A.275
B.250
C.220
D.200
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若CMOS單元的設(shè)計(jì)指標(biāo)為：
輸入高電平最小值2.8V 輸入低電平最大值2.3V
輸出高電平最小值3.9V 輸出低電平最大值0.7V
則高電平噪聲容限為（）。
A.0.5V
B.1.1V
C.1.6V
D.2.1V
A.y=（a+b.c）’
B.y=a+b+c
C.y=a+b+c’
D.y=a‘+b
A.在CMOS結(jié)構(gòu)中，當(dāng)2個輸入控制的NMOS器件構(gòu)成串聯(lián)時(shí)，這2個變量控制的PMOS器件一定是并聯(lián)
B.在CMOS基本結(jié)構(gòu)中，每個輸入一定控制2個MOS器件
C.CMOS結(jié)構(gòu)形成的NAND4中，所有PMOS器件都形成串聯(lián)
D.連接有上拉電阻的開路門單元的可能輸出狀態(tài)為高阻態(tài)、低電平狀態(tài)和高電平狀態(tài)
下圖電路實(shí)現(xiàn)的邏輯運(yùn)算是（）。
A.y=（a+b）.（c+d）
B.y=（a.b+c.d）’
C.y=a.b+c.d
D.y=（（a+b）.（c+d））’
下圖電路實(shí)現(xiàn)的邏輯運(yùn)算是（）。
A.y=a.（b+c）’
B.y=（a.（b+c））’
C.y=a+b.c’
D.y=（a+b.c）’
最新試題
如圖，是151的電路設(shè)計(jì)，其中輸入端的使用了6個反相器，而實(shí)現(xiàn)邏輯功能應(yīng)該可以省掉三個，為什么這么設(shè)計(jì)（）。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
若n個變量的同或運(yùn)算和異或運(yùn)算結(jié)果相同，則n為奇數(shù)（）
要使JK觸發(fā)器在時(shí)鐘脈沖作用下，實(shí)現(xiàn)輸出，則輸入信號應(yīng)為（）。
電路結(jié)構(gòu)如圖所示，該電路是（）。
CC4000系列的CMOS門電路不能直接接（）系列的門電路。
?數(shù)字設(shè)計(jì)的層次主要有（）。
邏輯函之間滿足（）關(guān)系。
已知函數(shù)F（A，B，C，D）=（AB’）’+（C’D+B’C）’，則其最簡表達(dá)式為（）。
?構(gòu)成數(shù)字電路最基本的器件主要有（）。