A.A+B
B.A+C
C.（A+B）（A+C）
D.B+C
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B.3/8線譯碼器
C.移位寄存器
D.十進制計數(shù)器
A.A+BC=（A+B）（A+C）
B.A+A=0
C.AB=A+B
D.A+AB=A+B
A.R=0，S=0
B.R=0，S=1
C.R=1，S=0
D.R=1，S=1
已知某電路的真值表如下，該電路的邏輯表達(dá)式為（）。
A.Y=C
B.Y=ABC
C.Y=AB+C
D.Y=BC+C
最新試題
使用74HC138實現(xiàn)邏輯函數(shù)正確的是（）。
約束項在函數(shù)化簡時可以當(dāng)作1，是因為在實際電路中，這種輸入組合根本不可能會讓其發(fā)生。
已知有二輸入邏輯門，只有當(dāng)輸X和Y都為1時，輸出F才為1，則X，Y與F的邏輯關(guān)系為（）。
若n個變量的同或運算和異或運算結(jié)果相同，則n為奇數(shù)（）
如圖電路實現(xiàn)的邏輯函數(shù)是（）。
如圖，是151的電路設(shè)計，其中輸入端的使用了6個反相器，而實現(xiàn)邏輯功能應(yīng)該可以省掉三個，為什么這么設(shè)計（）。
如圖，此電路的輸入端I0_L是低電平有效，輸出A2A1A0是高電平有效，AVALID有效表示的是（）。
與模擬電路相比，數(shù)字系統(tǒng)的優(yōu)越性主要體現(xiàn)在（）。
?若集成塊內(nèi)部為驅(qū)動單元提供的驅(qū)動能力為1X，對于下圖所示的輸出緩沖設(shè)計（圖中反相器上面標(biāo)注了相應(yīng)的驅(qū)動能力），該輸出單元的延遲時間（從a到y(tǒng)）相當(dāng)于（）個內(nèi)部標(biāo)準(zhǔn)門級聯(lián)的延遲時間。
?數(shù)字設(shè)計的層次主要有（）。